TÜMLEŞİK DEVRELERİN SINAMA YÖNTEMLERİ

Y azan Çeviren

: K. Baker J.S.W hiteIegge

: Sevgi Ensen

Mikroelektronik, hemen herkes için hayatı daha ko lay ve daha tatlı kıldı; bu karmaşık devrelerin tasarım ve sınanmasından sorumlu kişiler hariç tabii. Bu, özel likle, üretilen bu çapraşık aygıtların öngörülen işi ya pıp, yapmadıklarını anlamak için sınama programları geliştirmek zorunda olan mühendisler için doğrudur.

Eskiden, bu nisbeten kolay dı, çünkü geniş ölçekli sis temler kurulurken, gerektiğinde ayrılıp tekrar sınana bilecek önceden sınanmış modüller (MSI yongaları ve kartları) kullanılırdı. LSI ve VLSI sistemlerde, yapılış ları gereği bu özellik kaybedildi. Bu tür, yüksek dere cede tümleşik sistemlerin sınanmasının, özellikle de tasarım sırasında sınama sorunu önden düşünülmemiş se, son derece pahalı olabileceği gösterilmiştir. Bu ol gu ve çeşitli tasarım yaklaşımlarının uyuşturulması ihtiyacı, sınama mahiyetini en aza indirmek için sı (*) GEC Journal of Science and Technology, Vol. 48, No.2, 1982.

nama yöntemlerinin tasarım felsefesine sokulmasını şart kılmıştır.

VLSI SINAMA SORUNU

VLSI sınama sorununun çeşitli nedenleri vardır ve birçok düzeyde kendini gösterir. Korkunç karmaşık lığı ana nedenlerden biri olmakla birlikte, belirli bir tasarımın sınanabilir olup olmadığını belirleyen şey, içsel fiziksel niteliklerden çok sınamanın maliyetidir.

Sınama maliyetleri, temel tasarımdan, sınama bölü münün işletme maliyetlerine kadar pek çok işe da ğılmıştır. Bu nedenle sınama yöntemleri, toplam ma liyeti azaltmak ve ürün kalitesini yükseltmek için tüm bu işlerin taban maliyetlerini ele almalıdır.

CAD için sorun iki temel alana ayrılmaktadır:

( i) Otomatik Sınama Üretimi (ATG) devre çıktıla rında belirli bir dizi hata şartlarına yolaçan girdi uya rılarının bulunması süreci.

( ii ) Hata Benzetimi Y oluyla Sınamanın Doğrulan ması belirli bir sınamanın bu hatayı bulabilip, bula mayacağını saptamak için bir devredeki hatanın ben zetimi süreci.

Eskiden, mantık sınaması ya A T G programlarının kul lanılmasına ya da sınamanın doğrulanması programla rını kullanan sınama mühendislerine dayanırdı. VLSI devreleri için bu yöntemler işe yaramaz çünkü bu devreler fazla karmaşıktır. ATG'de sorun, aygıtların karmaşıklığı artarken devreye bacaklardan girişin nis beten az gelişmesi yüzünden ATG programlarının bü tünlüklü sınama programları üretme yeteneğinin çar pıcı bir biçimde yok olmasıdır.

Bu soruna; çoğu ATG programlarının tümleyici bir öğesi olan hata benzetiminin artan maliyetleri eklenir. Gözlemsel maliyet artışı olgusu da tedirgin edicidir, çünkü göstermiştir ki hata benzetimiyle desteklenen sınama üretimi için gerekli bilgisayar çalışma süresi, yaklaşık olarak mantık devrelerinin sayısının kübüyle orantılıdır I Üstelik bu sorunla birlikte ardışık mantı ğın (sequential logic) karmaşıklığına bağlı olarak tüm hatalar kapsanamaz olur. Görünüşe göre bunun yanıtı, tasarımcının ya zekice tasarım teknikleri kullanarak bu sorunlardan sakın mak, ya da düşük sınama maliyetlerini güvenceye al mak üzere tasarımlanmış bir dizi kuralla kendini sınır lamak zorunda olduğudur.

Benzetici (analog) devrelerin sınanması, birçok ba kımdan sayısal devrelerin sınanma tarzından çok fark lıdır. Bunun nedeni, benzetici devreler üzerinde çok çeşitli belirtimler (spesifikasyonlar) için geniş para metrik sınamalar uygulamanın gerekli oluşudur. Böy lece benzetici işlevlerin sınanması zaman alıcı ve paha

ELEKTRtK MÜHENDİSLİĞİ 299

h bir hale gelir, özellikle de parametrelerin çalışma şartlarına bağlılığı dikkate alındığında.

Burada, bellek sınama sorununun ve sayısal VLSI sı namalarının muhtemel geleceğinin yakın bir benzeri yatmaktadır. Tam bir betimlemenin gerçekçi olmadı ğı noktada ürün kalitesini güvenceye almanın tek etki li yolu, süreç sapma payları (toleransları) hakkındaki bilgimizin ve CAD kolaylıklarının (facilities) yardı mıyla devre işleyişinin dikkatle gözlenmesidir. Bu ya pı içerisinde sınanabilirlik açısından tasarım karmaşık bir iştir, çünkü burada süreç parametrelerine daha az duyarlı öğeler devrenin bir parçası olarak dolaylı yol dan sınanabilir durumda bırakıldığı halde duyarlı öğe ler sınayıcı tarafından kolayca ulaşılabilir olmalıdır.

Mevcut ATG ve Hata benzetim Programları önce de belirtildiği gibi standart sınama üretim prog ramlarının VLSI sınamalarında uygulama değeri sınır lıdır. Gene de küçük LSI devreleri için bu programlar hala kullanışlıdırlar. Bu, özellikle, sınama alanında birçok uygulamaları olduğu için ha'ta benzetim kolay lıkları için doğrudur.

GEC'de halen, ATG kolaylıklarıyla birlikte üç mantık benzetimcisi vardır: HJLO, LASAR ve TEGAS 5.

Bu programların ölçek ve maliyetlerinin genel bir da ğıtımlarını sınırlandırıcı bir etkisi vardır, ve bu yüzden merkezi sınama kolaylıkları olarak değerlendirilmeli dirler.

SINAMA SORUNUNA MEVCUT YAKLAŞIMLAR

Sınanabilirlik için tasarım' deyimi, sayısal devre sı nama sorununun hiç te basit olmadığının ve tasarım sistemlerinin tüm düzeylerde yeniden ele alınmasını gerktirdiğinin kavranmasının bir ürünüdür. (1) Tarih sel olarak, bu soruna iki yaklaşım geliştirilmiştir. Bi rincisi ve çoğunlukla 'yapısal yaklaşım' olarak adlan dırılan, tasarımın, otomatize teknikler kullanarak ya pılan sınama, yapı gereği kolay olacak biçimde sınır landın lmasıd\r. Bu yöntem, sınama sorununu Şek.1. de gösterildiği gibi uygun biçimde parçalanmış bile şi msel (combinational) mantık devrelerinin sınanma sına indirgemek için, hemen hemen yalnızca, Düzeye Duyarlı Tarama Tasarımı (LSSD) ve Tarama Yolu (2) nun, tarama erişim (scan access) tekniklerini kullanır. Bu açıdan tarama erişim teknikleri, oldukça yararlı dır, çünkü pek iyi bilinir ki ATG programlan bileşim sel mantık için çok iyidirler ama yüksek derecede ar dışık (sequential) mantık söz konusu olunca işe ya ramazlar.

Yapısal yaklaşımın karşısındaki almaşık, tasarımcının devrenin mantıksal işlevini sınamak için sınama dizi leri geliştirdiği 'karakutu sınaması'kavramından geliş

tirilen 'esnek yaklaşım'dır. Esnek yaklaşımda tasa rımcının, hem kolayca sınanabilir mantık (makro mo düller) geliştirebildiği, hem de bunlar için sınama dizi leri (makro sınamalar) üretebildiği varsayılır. Bununla birlikte, bunu yapabilmek için, etkinliğini geliştire bilmek için tasarım ve sınama yardımlarına gerek du yulacaktır.

Sınanabilirlik için tasarıma yönelik bu iki yaklaşımın nerede kullanılacağı büyük ölçüde tasarım yöntemine bağlıdır ve altsistem tasarımcılarının bu iki yaklaşımla ilgili çeşitli sorunları değerlendirmesi gereklidir. Bu noktayı açmak için karşılaştırmalı avantaj ve dez avantajları sıralayalım, (i) Hızlı ve gayet otomatik sınama yöntemi (ii) Fazla sınırlandırılmış tasarım yöntemi (tamamen eşanlamlı mantık) (iii) % 10 25 donanım (hardware) masrafı Esnek Yaklaşım (i) Esnek/karışık sınama yöntemi (makra, tarama, kendi kendini sınama) (ii) Az sınırlandırılmış tasarım yöntemi (iii) En az donanım masrafı

GEC Hirst Araştırma Merkezi iki tasarım seçeneği ö neriyor: Yüksek performanslı seçenek merkezileşti rilmiş ısmarlama tasarıma dayanır, düşük riskli seçe nek ise yaygınlaştırılmış, otomatikleştirilmiş tasarıma dayanır. Merkezi leştir i İmiş ısmarlama tasarımda, kul lanılan sınama yöntemi çok büyük ölçüde o tikel pro jenin karakteristiklerine bağlıdır. Tarama erişim tek niklerinin doğası, bu seçeneğin hız, maliyet ve işlevsel performansıyla tam bir uyuşum içinde değildir. Bu nedenle proje gerektirdiği takdirde, esnek yaklaşım içim gerekli tecrübe ve araçlar hazır olacaktır. Yaygın laştırılmış otomatikleştirilmiş yaklaşımda yöntem besbelli ki yapısal yaklaşım olacaktır, çünkü tüm dü şük riskli tasarım kavramıyla tastamam uyuşmaktadır. UK.5000 kapı sırası (gate array) kavramı, Um otoma tik bir tasarım sistemi kullanıldığı halde LSSD'nin donanım maliyetlerinin en aza indirilebildiği bu ikinci yaklaşımın mükemmel bir örneğidir.

Tarama yolu ve LSSD için Sınama Üretim Programları

Halen GEC'de, yalnızca bir tane uzmanlaşmış tarama yolu ATG programı mevcuttur. Marconi araştırma merkezince geliştirilen bu program DESCANT olarak bilinmektedir. Çok hızlı olmasına rağmen, mevcut u yarlamasında kısıtlayıcı bir dizi tasarım kuralı bulun maktadır. Tasarım kısıtlamalarını azaltmak ve genel kullanışlılığını artırmak için DESCANT üzerinde bazı gelişmeler tasarlanmakta, niyetlenilmektedir.

UK5000 projesi için özel amaçlı bir LSSD sınama üretici şimdilerde geliştirilmektedir. ULA'lar için dü

şünülmüş olmakla birlikte, bu program ilerde genel kullanıma hazır olacaktır. Tarama yolu/LSSD felsefe sinin genel gelişimi, tasarım yöntemini şimdiki kısıt lamaların birçoğundan kurtarmalıdır. Bu nedenle di ğer mantık biçimleri (Ör. PLA'lar, RAM'lar ve aşza mansız mantıklar) için yeni uzman sınama üreteçleri nin geliştirilmesi gelecek için öncelik taşımaktadır.

SINANABİLİRLİK ÖLÇÜMÜNÜN Y ARDIMI

Sınanabilirlik ölçümü, kolayca sınanabilir mantık üre timinde tasarımcıya yardım eden bir araç olarak son yıllarda ün kazandı. Böyle olmakla, sınanabilirlik öl çümü, sınanabilirlik için tasarıma yönelik esnek yak laşıma yardım amacına yönelikter. Şimdilerde en po püler bilgisayar yardımlı sınanabilirlik ölçümlerinden biri, SCOAP'tır. (3)

Hirst Araştırma Merkezi'nde kolayca sınanabilir sayı sal sistemlerin tasarımda olabilir bir araç olarak SCOAP'ı incelemekteyiz. Bu çalışmada, hem SCOAP' in şimdiki uygulamaları, hem de sınanabilirlik ölçümü araçlarının gelecekteki gelişimi ile önemli noktalan belirledik: özellikle, yüksek düzey tasarım berisi m a raçlarının gelişiminde sınanabilirlik ölçümünün yeri SCOAP, tasarımcının sınama sorunları ve mevcut çö zümler konusundaki uyanıklığına artıran bir şemanın parçası olarak, kolayca sınanabilir devrelerin gelişti rilmesi yararlı biçimde uygulanabilir. Bu yolla, sınama sorunu hakkındaki bilgiler, sınama üreteçlerinin doğ rudan kullanımına bağlı üzücü ve pahalı öğrenme dö nemleri olmaksızın bireysel tasarımcılar ve tasarım grubunca biriktirilerek geliştirilebilir. Y önt em, devre nin denetlenebilirlik/gözlenebilirlik (C/0) özelliklerini sıralamak (characterize) için altı işlev hesaplar. Bu iş levlerden hareketle, devrenin iç düğümlerinin denet leme ve gözleme maliyetlerinin nicel bir ölçümü türe tilebilir. Bu, özgül bir dizi sınama vektörleri veya sı nama üretim yöntemine başvurmaksızın, yalnızca devrenin topolojisi gözönüne alınarak başarılır.

SCOAP çözümlenmesi, herbir devre düğümüne altı sı nanabilirlik değeri verir: bileşimsel denetlenebilirlik 0 ve 1 (CCO, CCI),ardışık denetlenebilirlik*) ve 1 (SCO, S C I ) , bileşimsel ve ardışık gözlenebilirlik (CO, SO).

Bunlar şöyle tanımlanırlar: CC değerleri, ele alınan düğümde 0 veya 1 elde etmek için belirli bir değer ve rilmesi gereken en az düğüm sayısı olarak tanımlanır lar. O düğümden CO değeri, bu düğümün değerini bi rincil çıktıya götürmek için değerinin belirlenmesi ge reken düğüm sayısı, artı duyarlı yol üzerindeki bile şimsel (combinational) hücrelerin sayısıdır. Bu yüzden, bileşimsel sınanabilirlik değerleri, sınama üretimi ma liyetinin uzamsal bir anlamda tahmini bir üst sınırını verir (yani, bir düğümün sınanabilmesi için devrenin

ne kadar bir kısmının aynı anda denetlenmesi gerekti ğini). Ardışık sınanabilirlik değerleri de benzeri bir tarzda iş görür, yalnız ele alınanlar yalnızca devrenin ardışık düğümleridir (yani bellek öğeleri). Böylece, ardışık sınanabilirlik, sınama üretiminin maliyetinin zamansal anlamda tahmini bir üst sınırını verir. Bu yolla, bir devrenin belirli bir parçasının sınanmasının gücükleri, özgül uzamsal ve zamansal karakteristiklere ayrılabilir ve sınanabilirliği geliştirmek üzere uygun ölçümler alınabilir.

SCOAP uygulamasının basit bir örneği Şek.2. de görülüyor.

Şimdiki haliyle SCOAP'ın bir zayıflığı, projenin tasa rım sürecine tamamen etkili olamayacak kadar geç girmesidir. İdeal durumda, sınanabilirlik çözümlemesi herhangi bir biçimde, tasarımın, en üst düzeylerinde kullanılabilir olmalıdır ki böylece bu aşamadaki tasa rım uzlaştırmaları, tasarımın son sınanabilirliği üze rinde ters etkiler göstermesin.

OTOMATİK SINAMA AY GITLARI

Şimdiki mikroelektronik devreler, mevcut otomatik sınama aygıtlarının (ATE) kendilerini sınama güçleri ne meydan okumaktadırlar. Tek bir yonga üzerinde ulaşılan karmaşıklık, hız ve işlev çeşitliliğinin yeni boyutları, yeni kuşak ATE'nin şimdikilerden çok da ha iyi bir performans göstermesini gerektiriyor. Dev relerin karmaşıklığı şu anda en acil sorundur ve yeni, yüksek performanslı sınayıcılarla bile uzun sınama sü releri norm olacaktır. Y eni sorun, şimdilerde kullanı lan uzmanlaşmış sınama sistemlerinin yerine genel amaçlı ATE'nin kullanılmasını gerektiren, tek bir yonga üzerinde hem mantık hem de büyük belleklerin ve melez benzetici/sayısal (hibrid analog/dijital) dev relerin ortaya çıkışıdır. Y üksek performash ve özellikle yüksek sıklıklı (fre kanslı) devreler özgül sırlama sorunları getirmektedir ler. Y üzeysel işlevsel kontroller dışındaki işlevle bir likte ' Y uf k a 1' sınaması (W afer testing) (yani kılıfla madan önce sınama), çok kez uygulanamaz ve kılıf lanmış (packaged) aygıt üzerinde parametrik sınama lar uygulanır. Bu sınıf devrelerin sınanmasına henüz bir tek çözüm bile getirilmemiştir. Çok yüksek performaslı Tümleşik Devrelerin (VHPIC) sınanması i ç i n , k endi, kendini sınatma sistemleri üze rinde çok önemlle durulmalıdır, çünkü bu zaman kaybettirici işlevsel sınama işini (devrenin mantıksal işlevinin sınanması) ortadan kaldırılacak ve ATE'nin yalnızca kendi kendini sınamanın sınırları dışındaki a lanları yoğunlaş tırılabilmesine olanak sağlayacaktır, ( ö r . ac/dc panumetrik sınamaları ve benzetici devre sınamaları). Bu seçilecek en iyi yol gibi görünüyor.

ELEKTRİK MÜHENDİSLİĞİ 299

çünkü bu, kendi kendini sınama sistemlerinin silikon maliyetleriyle uzmanlaşmış ATE'nin donanım mali yeti arasında bir değiş tokuşa olanak sağlamaktadır.

ATE'deki, sınama maliyetlerini daha çok düşürebile cek gelişmeler, IEEB 488/IEC 625 'bus've 'edimsel aygıtlandırma' (virtual instrumentation) kavramına arayüz (interface) olabilecek bilgisayar denetimli sis temlerin kullanılmasıdır.

Nihayet, şunun hatırlanması önemlidir ki hangi sına nabilirlik için tasarım şeması benimsenirse benimsen sin, başarılı olacaksa mutlaka hem devre sınaması hem de sınama üretimi sorunlarına dikkat edilmesi zorun ludur.

GELECEKTEKİ GELİŞMELER: KENDİ KENDİNİ SINAY AN SİSTEMLER

Sınama sorununa esnek tasarım yaklaşımının doğal bir gelişimi, kendi kendini sınayan sistemlerdir. Böyle sistemlerin sunduğu avantajlar dikkate değerdir. Üre tici için, kendi kendini sınayan devreler sınama üreti mine ve karmaşık ATE'ye duyulan ihtiyacı ortadan kaldırır, özgün donatım (equipment) üreticisi için montajın üst düzeylerinden sonra sınama sorunu (Ör. kart ve sistem) azalır. Ayrıca tamamen kendi kendini sınayabilen sistemler uzun ömürlülük sağlar.

Genelde, pratik kendi kendini sınama teknikleri ya yalandan rastgele (psendo randon) sınama ya da baş tan aşağı (exhaustne) sınama (yani.bileşimsel mantık için, mümkün tüm girdileri uygulayarak çıktıların doğruluğunu kontrol etme) yöntemine dayanır. Bu a landaki temel araç, çok yönlü doğrusal geri beslemeli kaydırmalı kaydedici (shift register) dir. (LFSR) Esas olarak bu yöntem, devrenin bir LFSR'dan alınan sı nama kalıplarıyla kendini uyarmasına ve sonra imza çözümlemesi yapan ikinci bir LFSR'a çıktı kalıplarını göndermesine dayanır, Sınamanın sonunda bu imza benzetimden elde edilenle karşılaştırılır. Eğer ikisi aynıysa devre sağlamdır. Bu temel teknik, mikro iş lemci sistemlerinin sınanmasında yıllardır başarıyla kullanılmaktadır.

Kendi kendini sınama devrelerinin VLSI'ya uygulan ması için çeşitli yöntemler önerilmiştir. Kendi kendi ni sınamanın en temel biçimi, biri bir sınama üretici olarak çalışmak üzere birincil girdilere ve ikincisi bir imza çözümleyicisi olarak çalışmak üzere birincil çık tılara bağlanan iki LFSR kullanır. Sınama devrenin başlangıç durumuna alınmasıyla başlar, sonra hem LFSR'lara hem de sınanan devreye sabit sayıda saat döngüsü uygulanır ve sonunda imza çözümleyicinin içeriği kontrol edilir. Bu en temel yöntem küçük öl çekli ardışık mantık için etkili olsa da VLSI sistemler için sınama kalitesi düşük olacaktır.

Daha çekici bir yöntem bir tarama yolu kullanarak mantığı parçalamaktır. Bu büyük bir kazançtır, çünkü tarama yolu (scan path) devreyi istenirse baştan sona (exhaustively) sınanabilecek veya istenirse yalandan rastgele (pasendo random) teknikler kullanılarak en azından daha etkili biçimde sınanabilecek bileşimsel mantıklar halinde parçalar. Tarama yolunun bu tarz da kullanılması için temelden farklı iki yöntem öne rilmiştir. Bu yöntemlerin birincisi, Y apı içi Mantık Blok Gözlemleme (Built in Logic Observation) (BILBO) (4) ve ikincisi Kapalı Döngü Çözümlemesi Rastgele Uyartım Sınaması (dosed Loop Analyssis Random Excitation Testing) (CLARET)'dir. BILBO, Şek.3'te görüldüğü gibi, şu dört durumdan birinde kullanılabilecek (tarama yolu, sınama üretici, imza çözümleyicisi, normal durum) çok durumlu (multi mode) kaydediciler oluşturmak için tarama yolunun kendisinin değişikliğe uğratılmış kısımlarını kullanır. Bu usulde, kendi kendini sınama yapabilmek için mantığın içine BILBO çiftleri yerleştirilir ve im za çözümlemesinin sonuçları tarama yolu aracılığıyla ele geçirilir.

Hirst Araştırma Merkezinde, araştırılıp, geliştirilen CLARET'in almaşık yöntemi, tarama yolunun dışın da bir LFSR kullanmak ve bunu Şek.4'te görüldüğü gibi hem bir sınama üretici hem de imza çözümleyicisi olarak çalıştırmaktadır. Sonra sınama verileri, alışıl mış biçimde, LFSR ve bileşimsel mantık arasında ile tilir.

BILBO'nun avantajı, tarama yolunun sınama verilerini değil, yalnızca sınama imzalarını taşmakta kullanıl masıdır; bununla birlikte, bu, çok sayıda LFSR ve kı sıtlı bir tasarım yöntemi demektir, oysa CLARET, LFSR'ların sayısını en aza indirir ve taramayla sına nabilir her devrede kullanılabilir. CLARET'in dez avantajı, sınama süresinin çoğunun sınama verilerinin sınama yolu üzerinde taşınması için harcanmasıdır. Bu iki yöntem arasındaki fark, sınama süresi ve sına ma sistemi donanımı ölçütleri arasında bir değiş to kuştur. CLARET sisteminin ek bir avantajı, sınama sisteminin aynı yonga üzerinde olmak zorunda olma yıp düşük maliyetli sınama araçlarının bir parçası ola rak gerçekleştirilebilmesidir.

SONUÇLAR

Mikroelektronik uygulamaları çok ve çeşitlidir ve bu uygulamalar teknoloji geliştikçe büyümeye devam edecektir. VLSI teknolojisinin gelişiminin temel fizik sel sınırları bilinmekle birlikte, karmaşıklık sorunu nun kendisi de bu gelişmenin önünde başlıca engel lerden biri olabilir. Bununla birlikte, karmaşıklık so

rununun VLSI'ların hem tasarımında hem de sınan masında ortaya çıktığının anlaşılması önemlidir. Sı nama sorununu çözmek için, çözümün tasarım yakla şımıyla birleştirilmesi gereklidir.

Sınama sorununa iki çözüm ortaya atılmıştır, yapısal yaklaşım düşük riskli tasarıma, esnek yaklaşım yük sek perförmanslı tasarıma uygundur. Y apısal yakla şım, yalnızca sınırlı sayıda alet gerektirdiği için nisbe ten kullanılması kolaydır. Bunun karşısında esnek yaklaşımın doğrası, tasarımcının istediği destekleyici teknikleri seçebilmesini gerektirir. Bu yaklaşımı be timlemek için, esnek yaklaşım tekniklerinin, sınanabi lirlik ölçümlerinin ve kendi kendini sınamanın örnek leri verilmiştir.

Geniş ölçekli sistemlerin sınanması sorunu ve bu so runa çeşitli yaklaşımlar, zorunluluk nedeniyle sana yide popüler konular olmuşlardır. Bu soruna pek ya da hiç önem vermeyen tasarımcılar sınamanın üretim sırasında aşırı derecede pahalı bir işlem ve sınama üre timinin de tasarım sırasında çözümü zor bir sorun ol duğunu göreceklerdir. Sorunun farkında olan ve sına nabildik konusunu önceden düşünen tasarımcılar. Hirst Araştırma Merkezinde halihazırdaki sınama yöntemleri konusunda destek ve soruna yeni çözüm lerin bulunmasında istekli bir çalışma bulacaklardır.

Şebeke nokta adları

CCO CCI CO SCO SCI SO

B

C Clk NC NP P Reset

V X Y Z

2 16 0 1

1 11 0

2 16 0

1 10 0

111 0

3 13 1

2 7 10 2

6 3 11 1

3 13 3 1

Blleji'vvStl

t•

SI .

) BtLM

1 —/

5,

!£!3 , w «W\4l vo| eJoı ı

s, \ M.B0

So

^(«v^ffe* >i f c + e c «

o 5%n««v\«^5\A« 4 e r s «Hl BO r a t t «. e

İnin . <U MI* Sİ

Şekil 3: BILBO'ya dayanan kendi kendini sınama devresi

GtriiL Şekil 1: İdealleştirilmiş bir tarama yolu devresi

P»

Clk Rese t Şekil 2: Basit bir SCOAP örneği ELEKTRİK MÜHENDİSLİĞİ 299

Şekil 4: CLARET' e dayanan kendi kendini sınama devresi

AÇIKLAMALAR :

MSI : Medium scale integration Orta çaplı tümleşim LSI : Large scale integration Büyük çaplı tümleşim VL SI : Very large scale integration Çok büyük çaplı tümleşim SSI : Small scale integration • Küçük çaplı tümleşim A TG : Automatic test generation Otomatik sınama üretimi A T E : Automatic test equipment Otomatik sınama aygıtları